布局传输延迟该怎么计算?PCB中布线的传播延时公式

    PCB中布线的传播延时公式

    传播延时(tPD)是信号从一个点传播到另一个点所需要的时间。传输线传播延时是材料相对介电常数的函数。

    微带布局传播延时

    您可以使用公式 5 来计算微带线布局传播延时。

    公式 5:

    带状线布局传播延时

    您可以使用公式 6 来计算带状线布局传播延时。

    公式 6:

    图 9 显示了微带线和带状线传播延时与相对介电常数的关系。随着 εr 的增大,传播延时(tPD)也在增大。

    图 9.微带线和带状线传播延时和相对介电常数的关系

    F=0.5/Tr

    Tr是信号的上升时间,一般指信号从10%上升到90%或从20%上升到80%的时间,是否高频电路取决于信号上升/下降沿,而不是时钟频率。

    F2=1/(Tr×π)> 100M 或者 系统时钟>50M 或者 采用了上升/下降时间小于5ns的器件或者是数模混合电路 都应按高频电路设计。

    另外还有一个以前别人问没答对的:

    PCB板每单位英寸走线带来的延时Tpd可按0.167ns估算,即约15.2cm带来1ns延时。Tr > 4 Tpd才能保证信号落在安全区。

    和文档给出这个数据时没有讨论分布参数,介质及其它任何参数,是有问题。这个只限于以后面试或笔试时的回答参考,另外水母精华区也有“30cm带来2ns时延”的说法。

    PS:抄一个估算的方法做参考,大家讨论一下正确性:

    微带线线宽10mil,覆铜厚度1mil,板间距30mil,介质ε取5(FR4好像是4.5左右吧)

    Tpd=1.017×Power((0.456×ε+0.67),0.5) ns/ft

    =1.747 ns/ft

    我忽然发现原来大家实际上就是在计算微带线相关的一些参数

    两个常被参考的特性阻抗公式:

    a.微带线(microstrip)

    Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中,W为线宽,T为走线的铜皮厚度,H为走线到参考平面的距离,Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。

    b.带状线(stripline)

    Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中,H为两参考平面的距离,并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。

    通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。

    实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。

    信号的传递发生在信号状态改变的瞬间,如上升或下降时间。信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之,反射信号将在信号改变状态之后到达驱动端。如果反射信号很强,叠加的波形就有可能会改变逻辑状态。

    上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间? 一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。

    PCB 板上每单位英寸的延时为 0.167ns.。但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片,则最大布线长度为7.62mm。 设Tr 为信号上升时间, Tpd 为信号线传播延时。如果Tr≥4Tpd,信号落在安全区域。如果2Tpd≥Tr≥4Tpd,信号落在不确定区域。如果Tr≤2Tpd,信号落在问题区域。对于落在不确定区域及问题区域的信号,应该使用高速布线方法。

    参考以上的介绍,我试验者计算了布线的要求和等长的计算,大概可以得到线长的差距误差为600mil以内。2410的Tr=0.2ns [1/500MHz] Tpd = 1/4*Tr = 0.05ns 允许的信号线差异为: 0.05ns/(0.167ns/英寸) = 0.2994英寸 = 299.4mil = 7.5mm。

发表评论

发表评论